Cadence Allegro 17.2叠层能够支持刚性,柔性板和嵌入式技术

Cadence Allegro 17.2中PCB设计的叠层已经能够支持刚性,柔性板和嵌入式技术。允许工程师定义更加准确的叠层信息,比如可以带入各种材料的参数,来用于解决复杂电路情况下的阻抗控制和减少关键信号串扰和链路的分析。Allegro 17.2新的层叠编辑器可以轻松定义那些必须包含的不同层叠,满足刚性、刚柔结合或镶嵌结构所使用的各种导电层和绝缘层设计要求。可以通过使用关联到层叠编辑器的掩模位置

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OrCAD Capture下利用datasheet来新建立元件

(1)我们可能有这样的经历,面对一个元器件比较复杂的时候,需要在 orcad中创建part(或者是修改已经做好的 part)会感觉到比较麻烦(这里主要指的是 pin name 和pin number) ,往往需要 一个脚一个脚地去修改,这样做效率比较低,今天就给大家介绍一个较为简单的方法(个人认为)。 下面进入正题。 (2)要求,根据 datasheet 新建 NXP OP SA58670 的 p

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OrCAD Capture导出BOM材料清单的方法

(1)OrCAD Capture导出BOM是我们设计人员在项目开发过程中很重要的步骤,OrCAD Capture提供了强大的导出BOM功能,并且具有很好的扩展性,用户可以自定义导出需要的参数,在这里将介绍使用OrCAD Capture正确导出BOM的方法。 (2)鼠标放在DSN文件上点击选中当前需要输出BOM文件的工程文件,选择中Tools—Bill of Materials命令激活BOM输出的命

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OrCAD Capture批量重命名off-page connector的方法

(1)在OrCAD Capture原理图编辑工具中parts、ports、alias等等均可以在“属性编辑器(Property Editor)”中进行查看编辑,并通过复制到Excel等表格软件来进行批量修改、之后再粘贴回去的方法进行批量编辑。但是“跨页连接器(off-page connector)”无法在Property Editor中进行查看和编辑。 (2)选择多个off-page connec

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Altium数据向Cadence数据转换向导方式的文件格式转换

(注意: Altium数据向Cadence数据转换向导方式,只有在cadence 17.2的版本里面有效果) 第一个:Altium原理图向Capture原理图转换 (1)Altium原理图ASCII数据准备,Altium Designer原理图数据导入OrCAD Capture环境之前,AD设计数据必须保存为ASCII格式数据,即AD原理图设计二进制数据将被最新ASCII文件替代,且工程文件名与文

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关于Altium 转Allegro PCB 17.2方法(原理图)

(1)用AD软件打开需要进行转换格式的原理图文件。请注意,若原理图里面有中文的封装或者中文的名词标注,或者中文文字标注这些请都删除了。 (2)在file-export-Orcad V7 capture design 选择该命令;如下图所示。 (3)在弹出的导出窗口中,输入文件名称,直接保存成DSN格式的文件。这个格式的文件如下图所示,保存成了ZX.DSN文件。 (4)在弹出的Duplicated

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Cadence Sigrity QIR2 更新 | PowerSI

PowerSI 本节介绍Cadence® Sigrity™ 2017 PowerSI® QIR2 版本中的新增功能。 S2RLGC的改进 增添了新的S2RLGC功能,通用RLGC,可用于常规S参数的处理。新功能可以作用于多端口数据(例如,从单一源到多个负载)。新的GUI允许您指定哪些端口是source,哪些是sink。每类至少需要有一个。 注意:先前的S2RLGC曲线查看器功能基于耦合传输线理论,

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Cadence Sigrity QIR2 更新 | XtractIM

tractIM 本节介绍Cadence® Sigrity™ 2017 QIR2版本中XtractIM™的新增功能。 在MCP header中添加了去耦电容引脚 在该版本中,去耦电容的引脚信息被添加到由XtractIM生成的SPICE模型的MCPheader中。 添加了新的选项来显示所有网络的阻抗和耦合结果,用于多Die封装设计 在该版本中,EPA模式中增加了一个新选项,用于显示多Die IC封装设

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Cadence Sigrity QIR2 更新 | Common Features

本文描述了Cadence® Sigrity™产品QIR2 的新增功能。 Common Features 本节介绍QIR 2中多个Cadence® Sigrity™ 2017工具共同的新增功能。 分析模型管理器 AMM中列可见性的设置 Options对话框中提供了新的设置,使您可以隐藏选定的列。蓝色表示的单元格不能被隐藏。   新的Tcl命令 添加了用于搜索、删除库、查询和模型分配的新Tc

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专家讲坛 | 高速信号设计-Via structure

随着PCB上高速信号速率的提升,高速设计方案会在PCB设计中引入比较多的DRC,最常见的是K/L、K/V等DRC。设计者允许这些DRC的存在,但是这些DRC的占比已经超过整板DRC的50%以上,他们的存在会降低ALLEGRO的运行速度,甚至延长某些操作的运行时间(例如:更新DRC,Database check等),还影响投板前的DRC排查效率和质量。Allegro17.2的Via structur

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免费电子书下载:在电子设计中管理您的WIP

工程师们往往花费大量的时间来控制工作过程中(WIP)的设计和流程。 该本电子书可帮助您了解领先企业如何处理ECAD数据中的复杂关系,从而执行更高效的战略。 您将学到: 通过优化元器件选择、支持企业采购策略来控制成本 通过减少电气设计中的非增值活动来节省时间 运用WIP使得企业的BOM和PLM之间顺畅协作 下载链接: https://www5.cadence.com/2018Q1EDMCampaig

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专家讲坛 | PSpice快速添加器件模型和全局参数容差

PSpice 17.2最新功能在PSpice AA中开始支持快速全局添加各种模型参数的全局容差,本文档介绍如何在PSpice中快速添加器件模型和全局参数容差参数。 在最新版本的PSpice中,PSpiceAA高级分析允许用户在当前工程中快速添加容差参数,而不需要更新任何器件/模型。核心提升功能如下: 为器件/模型参数添加全局容差 为全局变量添加全局容差 为电压源和电流源添加全局容差 为子电路参数添

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