亚洲新星挑战EDA市场旧格局

与电子业其他技术的情况截然不同，在经历了数次产业大迁移之后，EDA行业的创新之源仍然牢牢的被美国公司掌握在手中。公认的EDA三巨头Cadence、Synopsys、Mentor Graphics主宰着超过90%的全球市场份额。此外，尽管该市场上的新兴公司层出不穷，并在新出现的前沿设计问题上取得成功，但他们中的大多数都难逃被上述三巨头中的某一家收购的命运。不过，随着设计外包的风行，美国本土以外的EDA公司特别是亚洲地区的EDA公司正在越来越多，仍然有许多创新者不断试图涌入处于IC产业链最顶端的EDA供应商的行列。思源科技(SpringSoft)就是其中一员，这家号称亚太地区最大EDA供应商的台湾地区公司不久前在上海召开“电子设计自动化发展论坛”，针对“验证和纠错(Verification and Degugging)”与“全定制版图设计”两大主题与业内工程师进行了探讨。

思源科技成立于1996年，旗下有Novas纠错系列与Silicon Canvas Laker版图设计自动化工具两大产品线。前者已使该公司在行业内声名鹊起。“Novas纠错系列数字IC分析调试系统已经成为设计纠错市场的领导者和领先者，占据了全球RTL设计市场40%以上的份额，全球所有大型半导体供应商与无晶圆厂设计公司均在使用Novas产品。”思源科技董事长吕茂田表示。

另外，据该公司提供的资料显示，Laker系列全定制版图设计系统支持全新的原理图驱动版图设计方法学，从而使得版图设计速度提高了2～6倍，并能保持手工设计的高质量。目前，该产品的全球市场占有率也有10%，在台湾地区更高达80%。

RTL设计纠错

一般而言，设计工程师主要任务包括设计和验证两部分，验证部分占到整个设计周期的70%左右，而纠错和模拟又各占验证环节的一半。“电脑在晚上进行模拟(仿真和分析)，工程师们则在白天根据模拟结果查找设计错误并及时纠错。”吕茂田说，“不过，随着芯片复杂度的提高，纠错的难度在加大。而且纠错只是令设计意图实现，并不能令芯片变得更强大，因此如何尽量减少纠错时间就变得越来越重要，而这就需要纠错工具的有力支持。”

Novas 纠错系列包括Verdi自动侦错系统(Debussy交互式调试系统的升级版)、增强信号可视性的Siloti系统、ESL验证的nESL高级纠错系统以及应用于门级电路的nAnalyzer综合性时钟分析平台。思源科技资深前端设计产品处处长茅华表示，Novas纠错系列有三大优势：统一化平台 (unification)、自动化侦错(automation)以及设计理解(comprehension)。

“统一化的纠错平台可以看作是思源科技纠错工具的独特之处。”茅华强调，每个设计者可能会采用很多不同的工具来进行仿真和分析，但无论他们采用了何种仿真和分析工具，都可以在Novas纠错平台上利用所得结果来侦错。

其次，在过去的纠错过程中，如果碰到一个问题，设计人员只能设法在庞大的分析结果里找出一些波形文件，通过波形分析来找出问题所在。“这太浪费时间。”茅华说，“Novas的自动化特性可以帮助设计人员在出现问题后的第一时间内通过软件自动将问题根源显示出来。”

Novas 系列工具的第三个优势则与近年来备受关注的IP有关。“随着设计复杂度的提高，在IC设计中采用IP正在变得越来越普遍。”茅华说，“但无论是自行开发还是从供应商购买IP，都可能在系统集成时出现问题。”他解释道，这是因为绝大多数情况下使用者对所其采用的IP的具体设计并不了解，从而制约了纠错效率的提高。“我们需要一个对设计的认知。Novas的补偿功能可以帮助工程师来了解IP的设计。对他们来说，只有看到真正的问题在哪里，才不至于花费多余的时间。”据悉，该公司在Novas系列工具中集成了一个类似综合器的引擎。

茅华指出，尽管目前EDA三巨头的产品目录中都有纠错工具，但纠错工具细分市场却是由思源科技最先发现并推动的，这赋予了这家新兴公司技术上的先天优势。“他们的自动化做得都不够理想，仅仅是提供一些波形文件和源代码。”谈到竞争对手，他说，“而且在设计理解方面他们也不够好。因为其工具是基于仿真器的，而仿真器仅需知道基本结构即可，不需要了解具体的设计。”最后，目前这些公司的纠错工具都必须搭配使用他们的仿真器，是排他性的。但综合多家设计流程的合成平台已是大势所趋。“设计人员不再只是采用一家EDA厂商的流程，因此除了自动化以外，还需要设计理解功能和统一化平台的支持。”

版图自动化

Cadence统治全定制设计工具市场已达10年之久。“不过在我们推出产品之前它都没有什么变化。”思源科技资深后端设计产品研发处长白锡鸿表示，“由于版图设计已经成为一个提高效率的瓶颈，我们希望能提供一种方法来帮助芯片设计师来加快设计速度。”

“我们提供了规则驱动引擎——在画全定制版图时，设计师要碰到很多设计规则，该引擎可以帮助他们实现这部分的自动化。”白锡鸿举例说，“另外，以前画多边形时需要逐个来画。在实现了同样质量的前提下我们将其变成一个更高层次的器件。”

这种做法无疑加快了画图的速度，不过白锡鸿则强调说，它还牵涉到芯片尺寸能不能做到足够小。“对我们而言，多边形不外乎一个器件模型。但是Cadence的器件模型一旦放进系统，设计师就不能再对其改动，从而导致芯片面积变大。”他表示，Laker系列就是从根本上解决此类问题。

为了方便版图设计工程师从原有的工具尽快过渡到Laker系列定制工具。思源科技在开发该产品时还尽量做到同Cadence Virtuoso类似。“主要还是如何减少工具转换过程的抗拒心理。”白锡鸿表示，“至于数据方面，只要是GDSII文件，转到Laker工具上都没有太大的问题。”

除了2001年推出的Laker全定制版图设计系统之外，Laker系列还包括Laker T1测试芯片开发平台系统以及2006年10月份推出的Laker ADP集成模拟IC设计平台。该公司提供的资料称，由于Laker ADP 2.1与Laker 3.2共享资料库，采用ADP 2.1所完成的电路图与Laker 3.2布局系统相结合，可帮助设计者提高10倍的设计生产力，进而缩短IC上市时间。

Laker 系列其他特点还包括把电路原理图设计流程整合到集成设计环境中的Laker AMS、目前业界唯一能够直接读写Synopsys、Cadence和Magma数据库的版图编辑工具Laker PnR Editor(用于自动布局布线后版图修改)、集成了LCD显示面板设计所需版图编辑功能的Laker FPD Editor。据称，全球前5大面板生产商中有已有4家选择了Laker FPD Editor。

ESL事务级纠错

ESL 已经成为一个热门话题。推动这种需求的一个因素是设计复杂度的提高。此外，系统厂商也更加希望摆脱过去由芯片厂商仅提供功能芯片的模式，改变为从后者获得一个芯片定义或者一个模型使得他们能够在系统级开发产品。这就要求芯片设计公司在产品设计初期就能够提出类似的定义或模型并确保最终能够实现。“由于届时软硬件需要结合在一起，这会令纠错变得非常复杂。”茅华说。在当天下午举行的研讨会上，他就ESL设计和验证方法学进行了探讨。并指出，在系统级电路中实现早期设计分析和折衷(Tradeoff)是可行的。而基本设计和验证环境则必须被集成进来。此外他建议，为了实现基本/高级设计分析功能，应该有一个开放的数据库。尽管他拒绝透露其他细节，但他表示，思源科技在事务级验证纠错方面已经积累了足够多的经验，并已有了相关的产品规划，2007年下半年将会有产品推出。