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技术资讯

Cadence Sigrity QIR2 更新 | OptimizePI

OptimizePI本节介绍Cadence®Sigrity™2017OptimizePI™QIR2版本中的新增功能。Post-Layout优化流程支持MCP封装模型Sigrity的MCP(模型连接协议)是一个textheader,被写入由Sigrity工具生成的模型中。它允许模型和物理layout之间的自动连接。“通过MCP协议合并封装”的步骤已经添加到Post-Layout分析工作流程中(去耦电容优化),这使得Post-Layout分析和PDN阻抗检查工作流程可以通过SwitchWorkflow功能保持一致性和便携性。支持频率扫描,从0Hz开始对于一个典型的去耦电容优化,没有必要仿真到极低的频┄
2018-05-07查看详情>>

Cadence Sigrity QIR2 更新 | PowerSI

PowerSI本节介绍Cadence®Sigrity™2017PowerSI®QIR2版本中的新增功能。S2RLGC的改进增添了新的S2RLGC功能,通用RLGC,可用于常规S参数的处理。新功能可以作用于多端口数据(例如,从单一源到多个负载)。新的GUI允许您指定哪些端口是source,哪些是sink。每类至少需要有一个。注意:先前的S2RLGC曲线查看器功能基于耦合传输线理论,仅限于2N端口S参数(例如,单源,单负载)。这个2端口S2RLGC功能在此新版本中被重新命名为传输线RLGC,并且仍然只作用于端口对。新的曲线计算PowerSI中包含以下新的曲线计算选┄
2018-04-24查看详情>>

Cadence Sigrity QIR2 更新 | XtractIM

tractIM本节介绍Cadence®Sigrity™2017QIR2版本中XtractIM™的新增功能。在MCPheader中添加了去耦电容引脚在该版本中,去耦电容的引脚信息被添加到由XtractIM生成的SPICE模型的MCPheader中。添加了新的选项来显示所有网络的阻抗和耦合结果,用于多Die封装设计在该版本中,EPA模式中增加了一个新选项,用于显示多DieIC封装设计中所有网络的阻抗和耦合系数。在以前的版本中,每层每次只能显示一个DIE到BGA的阻抗结果。基于引脚的SPICE模型中增加了用于电路节点命名的新选项在该版本中,添加了一个新的选┄
2018-04-23查看详情>>

Cadence Sigrity QIR2 更新 | Common Features

本文描述了Cadence®Sigrity™产品QIR2的新增功能。CommonFeatures本节介绍QIR2中多个Cadence®Sigrity™2017工具共同的新增功能。分析模型管理器AMM中列可见性的设置Options对话框中提供了新的设置,使您可以隐藏选定的列。蓝色表示的单元格不能被隐藏。新的Tcl命令添加了用于搜索、删除库、查询和模型分配的新Tcl命令。转换器增强本节介绍如下转换器增强功能。通用材料文件Sigrity2017QIR2和Allegro17.2QIR5版本现在完全支持新的基于XML的material.cmx文件格式。为设计定义和分析,使用通用文件可┄
2018-04-12查看详情>>

专家讲坛 | 高速信号设计-Via structure

随着PCB上高速信号速率的提升,高速设计方案会在PCB设计中引入比较多的DRC,最常见的是K/L、K/V等DRC。设计者允许这些DRC的存在,但是这些DRC的占比已经超过整板DRC的50%以上,他们的存在会降低ALLEGRO的运行速度,甚至延长某些操作的运行时间(例如:更新DRC,Databasecheck等),还影响投板前的DRC排查效率和质量。Allegro17.2的Viastructure功能,可以帮助设计者去除这些DRC,提升设计效率和设计质量。步骤一:根据需求创建Viastructure设计者可以根据需求,创建不同的Viastructure,Viastructure可以包含您┄
2018-03-23查看详情>>

免费电子书下载:在电子设计中管理您的WIP

工程师们往往花费大量的时间来控制工作过程中(WIP)的设计和流程。该本电子书可帮助您了解领先企业如何处理ECAD数据中的复杂关系,从而执行更高效的战略。您将学到:通过优化元器件选择、支持企业采购策略来控制成本通过减少电气设计中的非增值活动来节省时间运用WIP使得企业的BOM和PLM之间顺畅协作下载链接:https://www5.cadence.com/2018Q1EDMCampaign_eBookLP.html
2018-03-23查看详情>>

Designcon 2018 演讲资料免费下载

Designcon2018演讲资料免费下载一年一度的全球高速设计盛会Designcon2018圆满落幕,Cadence与思科、富士康、英特尔等客户的演讲资料已开放,干货满满,快来下载哦!KenWillis,ProductEngineeringArchitect,Cadence发表演讲演讲资料大纲:-ReductionofModeConversioninSerDesLinksPerformanceAnalysisforNext-GenerationPCIeInterfaceBackchannelModelingandSimulationUsingRecentEnhancementstotheIBISStandardTemperatureandGeometry-DependentAnalysisofHigh-SpeedPCBTracesDDR-4400IPModelDevelo┄
2018-03-15查看详情>>

视频教程 | Allegro QIR5: 回流路径DRC

高效易用的workflow:新增加的workflow窗口,集成设计全流程及高频使用命令,让初学者和经验丰富者都可以将设计做得得心应手。高频使用指令可信手拈来,无需到菜单栏查找,也无需记住命令名称。
2018-03-13查看详情>>
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